IS42S16320B-7TL SDRAM 64Mb Densidade 166MHz Velocidade 3.3V Operação 16Mx16 Organização Interface LVTTL Temperatura Industrial (-40°C~85°C) Pacote TSOP-II Compacto Alta Confiabilidade

IS42S16320B-7TL SDRAM 64Mb Densidade 166MHz Velocidade 3.3V Operação 16Mx16 Organização LVTTL Interface Temp Industrial (-40anddeg;C ~ 85anddeg;C) Pacote TSOP-II compacto Alta confiabilidade

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Características

Frequência do relógio: 166, 143, 133 MHz

andbull; Totalmente sincronizado; todos os sinais referenciados a uma aresta de relógio positiva

Banco interno para acesso/pré-carregamento

ebull; fonte de alimentação

e   e   e   e   e   e   e   e   e   e   e   e   e   e   e     e     e                                                                                                                           &

enbsp; IS42/45S16320B 3.3Vandnbsp; enbsp;3.3V

enbsp; IS42S86400Bandnbsp; enbsp; enbsp; 3.3Vandnbsp; enbsp;3.3V

ebull; interface LVTTL

Andbull; Programável comprimento de rajada andndash; (1, 2, 4, 8, página completa)

andbull; Sequência de explosão programável: Sequencial/Interleave

andbull; Auto-Refresh (CBR)

ebull; Self Refresh

andbull; ciclos de atualização de 8K a cada 16 ms (grau A2) ou 64 ms (comercial, industrial, grau A1)

andbull; endereço de coluna aleatório a cada ciclo de relógio

andbull; latência CAS programável (2, 3 horas)

andbull; capacidade de leitura/escritura em tempo real e de leitura/escritura em tempo real

andbull; terminação da explosão por comando de parada da explosão e pré-carga

andbull; Disponível em TSOP-II de 54 pinos e W-BGA de 54 bolas (apenas x16)

Andbull; Intervalo de temperatura de funcionamento:

enbsp; Comercial: 0oC a +70oC

enbsp; Industrial: -40oC a +85oC

enbsp; Automóvel, A1: -40oC a +85oC

enbsp; Automóvel, A2: -40oC a +105oC

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OBSERVAÇÃO

ISSIand#39;s 512Mb DRAM síncrona alcança transferência de dados de alta velocidade usando a arquitetura de pipeline.A SDRAM de 512 Mb está organizada da seguinte forma.

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Descrição geral do dispositivo

A SDRAM de 512 Mb é uma memória CMOS de alta velocidade, de acesso aleatório dinâmico, concebida para operar em sistemas de memória de 3.3 V Vdd e 3.3 Vddq contendo 536,870912 bits, configurados internamente como uma DRAM quad-bank com uma interface síncrona.217O banco de 728 bits é organizado em 8.192 linhas por 1024 colunas por 16 bits.217Os bancos de 728 bits são organizados em 8.192 linhas por 2048 colunas por 8 bits.

A SDRAM de 512 Mb inclui um Modo de Refrescamento Automático e um modo de redução de energia e poupança de energia.Todas as entradas e saídas são compatíveis com LVTTL.

A SDRAM de 512 Mb tem a capacidade de transmitir dados de forma síncrona a uma taxa de transferência de dados elevada com geração automática de endereços de colunas,a capacidade de intercalar entre bancos internos para ocultar o tempo de pré-carregamento e a capacidade de alterar aleatoriamente os endereços das colunas em cada ciclo de relógio durante o acesso rápido.

Uma pré-carga automática de linha iniciada no final da sequência de rajadas está disponível com a função AUTO PRECHARGE ativada.Precarregar um banco enquanto acessa um dos outros três bancos irá esconder os ciclos de pré-carregamento e fornecer sem problemasOperação de acesso aleatório.

Os acessos de leitura e gravação da SDRAM são orientados para explosão, começando em um local selecionado e continuando por um número programado de locais em uma sequência programada.O registo de um comando ACTIVE inicia acessos, seguido de um comando READ ou WRITE. O comando ACTIVE em conjunto com bits de endereço registrados são usados para selecionar o banco e linha a serem acessados (BA0, BA1 selecione o banco;A0-A12 selecionar a linha). Os comandos READ ou WRITE em conjunto com bits de endereço registrados são usados para selecionar a localização da coluna inicial para o acesso rápido.

Comprimentos de burst de leitura ou escrita programáveis consistem em 1, 2, 4 e 8 locais ou página inteira, com uma opção de terminação de burst.

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Descrição

As SDRAMs de 512 Mb são DRAMs quad-bank que operam a 3,3 V e incluem uma interface síncrona (todos os sinais são registrados na borda positiva do sinal de relógio, CLK).217Os bancos de 728 bits são organizados em 8192 linhas por 1024 colunas por 16 bits ou 8192 linhas por 2048 colunas por 8 bits.

Os acessos de leitura e gravação para a SDRAM são orientados para bursts; os acessos começam em um local selecionado e continuam por um número programado de locais em uma sequência programada.Os acessos começam com o registo de um comando ACTIVO que é seguido por um comando READ ou WRITEOs bits de endereço registados coincidentes com o comando ACTIVE são utilizados para selecionar o banco e a linha a serem acessados (BA0 e BA1 selecionam o banco, A0 A12 selecionam a linha). Os bits de endereço A0-A9 (x16);A0-A9, A11 (x8) registados coincidentes com o comando READ ou WRITE são utilizados para selecionar a localização da coluna de partida para o acesso rápido.

Antes da operação normal, a SDRAM deve ser inicializada.Descrição dos comandos e funcionamento do dispositivo.

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Informações

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Desenho

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