DSPIC33EP128GS806-E/PT IC MCU 16BIT 128KB FLASH 64TQFP

DSPIC33EP128GS806-E/PT

Condições de funcionamento: 3,0 V a 3,6 V, -40°C a +85°C, DC a 70 MIPS e bull; 3,0 V a 3,6 V, -40°C a +125°C, DC a 60 MIPS

Arquitetura Flash andbull; Memória de Programa Flash de Partição Dupla com LiveUpdate:- Suporta programação durante o funcionamento- Suporta swap de soft de partição

Núcleo: CPU dsPIC33E de 16 bits e bull; Arquitetura de código eficiente (C e assembly) e bull; Dois acumuladores de largura de 40 bits e bull; Ciclo único (MAC/MPY) com dupla transferência de dados e bull;MUL de ciclo único de sinalização mista mais hardware dividido e bull; Suporte de multiplicação de 32 bits e bull; Quatro conjuntos de registos de trabalho adicionais (reduz a mudança de contexto)

Gerenciamento do relógio e bull; plusmn;00,9% Oscilador interno e bull; PLL programáveis e fontes de relógio do oscilador e bull; Monitor de relógio à prova de falhas (FSCM) e bull; Temporizador de vigilância independente (WDT) e bull; Despertar rápido e arranque

Gerenciamento de potência e torque; modos de gestão de baixa potência (dormir, inatividade, dormir) e torque; Reinicialização integrada de energia e reinicialização de torque; corrente dinâmica (típica) de 0,5 mA/MHz e torque; 20 mu;Uma corrente IPD (típica)

A partir de 1 de Julho de 1999, a Comissão adoptou, em conformidade com o n.° 1 do artigo 9° do Regulamento (CE) n.° 1049/2006, um regulamento que estabelece as regras de execução do Regulamento (CE) n.° 1049/2001 do Parlamento Europeu e do Conselho, relativo à aplicação do Regulamento (CE) n.° 1049/2001 do Parlamento Europeu e dotempo morto e fase) e bullSuporte a modos de saída ebulli, orientados para o centro, redundantes, complementares e verdadeiramente independentes; entradas ebulli independentes de falha e limite de corrente; controlo de sobreposição de saída ebulli;Suporte PWM para AC/DC, DC/DC, Inversores, PFC e Iluminação

Características analógicas avançadas e bull; módulo ADC de alta velocidade:- 12 bits com quatro núcleos ADC SAR dedicados e um núcleo ADC SAR compartilhado- Resolução configurável (até 12 bits) para cada núcleo ADC- Até 3.25 Msps conversion rate per channel at 12-bit resolution- 11 to 22 single-ended inputs- Dedicated result buffer for each analog channel- Flexible and independent ADC trigger sources- Two digital comparators- Two oversampling filters for increased resolution andbullQuatro Comparadores Ferroviário-Ferroviário com Histerese:- Conversor digital-análogo (DAC) dedicado de 12 bits para cada comparador analógico - Até duas saídas de referência DAC - Até duas entradas de referência externas e um; Dois amplificadores de ganho programáveis:- Referência terrestre de ponta única ou independente- Cinco ganhos selecionáveis (4x, 8x, 16x, 32x e 64x) - Largura de banda de ganho de 40 MHz

Perfis SMPS interligados e bull; Reduz a interação da CPU para melhorar o desempenho e bull; Opções flexíveis de desencadeamento de PWM para conversões de ADC e bull;Comparador de Alta Velocidade Truncates PWM (15 ns típico):- Suporta o controlo do modo de corrente ciclo a ciclo-modo de reinicialização de corrente (frequência variável)

"Tempo de saída" e "tempo de captura" e "tempo de saída"; cinco temporizadores de 16 bits e até dois temporizadores de 32 bits e "tempo de saída"; quatro módulos de "tempo de saída" e "tempo de saída" (OC), configuráveis como temporizadores e "tempo de saída" e "tempo de saída";Quatro módulos de captura de entrada (IC)

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