FPGA Cyclone EP1C3T144C8N com 2.910 LEs, 144 pinos TQFP, operação a 3,3V, PLL integrado, E/S de baixo custo e flexíveis para controle embarcado e prototipagem

EP1C3T144C8N Cyclone FPGA com 2.910 LE 144-Pin TQFP 3.3V Operação em chip PLL de baixo custo e flexível I / O para controle e prototipagem incorporados

Características

■ 2.910 a 20.060 LE, ver quadro 1­1

■ Até 294.912 bits de RAM (36.864 bytes)

■ Suporta a configuração através de um dispositivo de configuração em série de baixo custo

■ Suporte para os padrões LVTTL, LVCMOS, SSTL-2 e SSTL-3

■ Suporte para padrões PCI de 66 e 33 MHz, 64 e 32 bits

■ Suporte de I/S LVDS de alta velocidade (640 Mbps)

■ Suporte de I/S LVDS de baixa velocidade (311 Mbps)

■ Suporte de I/S RSDS de 311 Mbps

■ Até dois PLL por dispositivo permitem a multiplicação do relógio e o deslocamento de fase

■ Até oito linhas de relógio globais com seis recursos de relógio disponíveis por linha de blocos de matriz lógica (LAB)

■ Suporte para memória externa, incluindo DDR SDRAM (133 MHz), FCRAM e SDRAM de taxa única de dados (SDR)

■ Apoio a múltiplos núcleos de propriedade intelectual (IP), incluindo as funções Altera® MegaCore® e as megafunções do Programa de Parceiros de Megafunções Altera (AMPPSM).

Descrição

Os dispositivos Cyclone® contêm uma arquitetura bidimensional baseada em linhas e colunas para implementar lógica personalizada.Interligações de coluna e linha de velocidades variáveis fornecem interconexões de sinal entre LABs e blocos de memória incorporados.

A matriz lógica consiste em LABs, com 10 LE em cada LAB.Os LAB são agrupados em linhas e colunas em todo o dispositivoOs dispositivos de ciclone variam entre 2.910 e 20.060 LE.

Os blocos de RAM M4K são verdadeiros blocos de memória de duas portas com 4K bits de memória mais paridade (4,608 bits).ou memória de porta única de até 36 bits de largura a até 250 MHzEstes blocos são agrupados em colunas em todo o dispositivo entre certos LABs. Os dispositivos Cyclone oferecem entre 60 e 288 Kbits de RAM incorporada.

Cada pin de E/S do dispositivo Cyclone é alimentado por um elemento de E/S (IOE) localizado nas extremidades das linhas e colunas LAB ao redor da periferia do dispositivo.Os pinos de E/S suportam vários padrões de E/S de extremidade única e diferencial, como o padrão PCI de 66 e 33 MHz, 64 e 32 bits e o padrão LVDS I/O a até 640 Mbps. Cada IOE contém um buffer de I/O bidirecional e três registros para registrar entrada, saída,e sinais de saídaOs pinos DQS, DQ e DM de duplo propósito, juntamente com cadeias de atraso (usadas para alinhar sinais DDR em fase), fornecem suporte de interface com dispositivos de memória externa, como a DDR SDRAM,e dispositivos FCRAM até 133 MHz (266 Mbps).

Os dispositivos Cyclone fornecem uma rede de relógio global e até dois PLLs. A rede de relógio global consiste em oito linhas de relógio global que circulam por todo o dispositivo.A rede de relógio global pode fornecer relógios para todos os recursos dentro do dispositivoAs linhas de relógio global também podem ser usadas para sinais de controle.Os PLLs Cyclone fornecem cronometragem de uso geral com multiplicação de relógio e mudança de fase, bem como saídas externas para suporte de E/S diferencial de alta velocidade.

Informações

Desenho

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