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Detalhes do produto:
Condições de Pagamento e Envio:
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| Function: | Step-Up, Step-Down | Output Configuration: | Positive or Negative |
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| Topology: | Buck, Boost | Output Type: | Adjustable |
| Number of Outputs: | 1 | ||
| Destacar: | Gerador de clock de 1,6 GHz com controle SPI,Gerador de clock LVDS/PECL para 5G |
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AD9531BCPZ Gerador de relógio 1.6GHz Saída Jitter <1ps 3.3V/5V Suporte SPI Controle LVDS/PECL Saídas Industrial Temp para 5G/Wireless/Networking
Características
3 núcleos PLL/VCO totalmente integrados (PLL1, PLL2 e PLL3) Desempenho do jitter: 0,462 ps rms típico
PLL1, modo N fracionário, largura de banda de 12 kHz a 20 MHz
Perda de referência e detecção de bloqueio para cada PLL
Translações de frequência comum configuráveis por pin
Sincronização automática de todas as saídas no momento da ligação
Capacidade de sincronização manual de saída
Pacote disponível num LFCSP de 88 conduta
Detalhes do PLL1
Modo N/número inteiro N
VCXO externo opcional
Modo de atraso fixo para deslocamento de fase estático constante
2 entradas de relógio de referência
Format de entrada: diferencial/unilateral
Faixa de frequências: 9,5 MHz a 260 MHz
Comutação de referência: manual/automática
10 saídas HSTL/CMOS de jitter ultrabaixo até 400 MHz
Modo inteiro-N (1 entrada de relógio de referência)
Formatação de entrada: diferencial/unilateral/cristal1
Faixa de frequências: 9,5 MHz a 250 MHz
12 Saídas HSTL/CMOS até 400 MHz
Detalhes do PLL3
Modo inteiro-N (1 entrada de relógio de referência)
Formatação de entrada: diferencial/unilateral/cristal1
Faixa de frequências: 9,5 MHz a 250 MHz
12 Saídas HSTL/CMOS até 400 MHz
Detalhes do PLL3
Modo inteiro-N (1 entrada de relógio de referência)
Faixa de frequências: 9,5 MHz a 100 MHz
Formatação de entrada: diferencial/cristal (suporta uma frequência de 25 MHz a
Resonador de cristal de quartzo de corte AT de 50 MHz)
2 Saídas HSTL/LVDS/CMOS a 400 MHz/150 MHz (diferencial/CMOS)
Aplicações
Relógio do controlador de equipamento de rádio
Geração e distribuição de relógios de ruído de baixa vibração/fase
Geração e tradução de relógios para SONET, 10GE, 10G FC e outros protocolos de 10 Gbps
Cartões de linha de rede de 40 Gbps/100 Gbps, incluindo SONET, Ethernet síncrono, OTU2/3/4
Correção de erros antecipados (G.710)
Transceptores sem fio de alto desempenho
ATE e instrumentação de alto desempenho
Infraestruturas de banda larga
Cartões de linha Ethernet, switches e roteadores
SATA e PCI-express
Descrição
O AD9531 fornece uma função de gerador de relógio de saída múltipla e três núcleos de circuito bloqueado por fase (PLL) no chip com frequências e formatos de saída programáveis SPI.
O PLL1 fornece duas entradas de referência e 10 saídas e inclui quatro configurações de circuito selecionáveis pelo utilizador.O PLL possui um filtro de circuito totalmente integrado que requer apenas um condensador externo único (ou uma rede RC em série). O PLL1 fornece uma ampla gama de frequências de saída até 400 MHz e é capaz de operar com um oscilador de cristal controlado por tensão externa (VCXO) e um filtro de circuito,em vez do oscilador de tensão controlada integrado (VCO) e do filtro de circuito.
O PLL2 é um PLL inteiro-N que fornece uma única entrada de referência e 12 saídas.O PLL2 sintetiza frequências de saída até 400 MHz a partir da fonte REF2_x e sincroniza os relógios de saída com a referência de entrada.
O PLL3 sintetiza frequências de saída de até 400 MHz a partir da fonte REF3_x e sincroniza os relógios de saída com a referência de entrada.O AD9531 está disponível em um LFCSP de 88 chumbo e é especificado na faixa de temperatura de funcionamento de -40 °C a +85 °C.
Em toda a presente ficha de dados, os pinos multifuncionais, como o LOR/M4, são referidos pelo nome completo do pin ou por uma única função do pin (por exemplo, LOR,quando apenas essa função for relevante)Em outros casos, o texto e as figuras desta ficha de dados contêm referências a um canal em vez de um pin. Por exemplo, REF_A refere-se ao canal REF_A em vez dos pines REF_AP e REF_AN.Também eu., OUT3_1 refere-se ao Canal 1 do PLL3 em vez dos pinos OUT3_1P e OUT3_1N. Além disso, uma notação abreviada para um par de pinos substitui uma referência explícita a um pin de cada pin (por exemplo,REF_Ax significa os pinos REF_AN e REF_AP.).
Informações
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Categoria
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Fabricante
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Analog Devices Inc.
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Série
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-
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Embalagem
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Caixa
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Estatuto da parte
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Obsoletos
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DigiKey Programável
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Não verificado
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PLL
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- Sim, sim.
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Input
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CMOS, LVDS, LVPECL, Cristal
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Produção
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CMOS, HSTL, LVDS
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Número de circuitos
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3
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Relação - Input:Output
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2:10, n.o 1:12, n.o 1:2
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Diferencial - Input:Output
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Sim/Sim
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Frequência - Máximo
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400 MHz
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Divididor/Multiplificador
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Sim/Sim
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Voltagem - Fornecimento
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1.71V ~ 3.465V
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Temperatura de funcionamento
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-40°C ~ 85°C
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Tipo de montagem
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Montagem de superfície
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Embalagem / Caixa
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88-VFQFN Pad exposto, CSP
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Pacote de dispositivos do fornecedor
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88-LFCSP-VQ (12x12)
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Número do produto de base
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Desenho
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