Gerador de Clock AD9531BCPZ, Saída de 1,6 GHz, Jitter <1ps, Alimentação de 3,3V/5V, Controle SPI, Saídas LVDS/PECL, Temperatura Industrial para 5G/Wireless/Networking

Gerador de Clock AD9531BCPZ, Saída de 1,6 GHz, Jitter <1ps, Alimentação de 3,3V/5V, Controle SPI, Saídas LVDS/PECL, Temperatura Industrial para 5G/Wireless/Networking

 CARACTERÍSTICAS

3 núcleos PLL/VCO totalmente integrados (PLL1, PLL2 e PLL3) Desempenho de jitter: 0,462 ps rms típico

  PLL1, modo fractional-N, largura de banda de 12 kHz a 20 MHz

Detecção de perda de referência e bloqueio para cada PLL

Traduções de frequência comuns configuráveis por pinos

Sincronização automática de todas as saídas na inicialização

Capacidade de sincronização manual da saída

Pacote disponível em um LFCSP de 88 pinos

Detalhes do PLL1

  Modos fractional-N/integer-N

  VCXO externo opcional

  Modo de atraso fixo para deslocamento de fase estática constante

  2 entradas de clock de referência

    Formato de entrada: diferencial/single-ended

    Faixa de frequência: 9,5 MHz a 260 MHz

    Comutação de referência: manual/automática

  10 saídas HSTL/CMOS ultrabaixo jitter de até 400 MHz Detalhes do PLL2

  Modo integer-N (1 entrada de clock de referência)

     Formato de entrada: diferencial/single-ended/crystal1

     Faixa de frequência: 9,5 MHz a 250 MHz

  12 saídas HSTL/CMOS de até 400 MHz

Detalhes do PLL3

  Modo integer-N (1 entrada de clock de referência)

    Formato de entrada: diferencial/single-ended/crystal1

     Faixa de frequência: 9,5 MHz a 250 MHz

  12 saídas HSTL/CMOS de até 400 MHz

Detalhes do PLL3

  Modo integer-N (1 entrada de clock de referência)

    Faixa de frequência: 9,5 MHz a 100 MHz

Formato de entrada: diferencial/crystal (suporta um ressonador de cristal de quartzo de corte AT de 25 MHz a

    50 MHz)

  2 saídas HSTL/LVDS/CMOS de até 400 MHz/150 MHz (diferencial/CMOS)

APLICAÇÕES

Clocking do controlador de equipamentos de rádio

Geração e distribuição de clock de baixo jitter/ruído de fase

Geração e tradução de clock para SONET, 10GE, 10G FC e outros protocolos de 10 Gbps

Placas de linha de rede de 40 Gbps/100 Gbps, incluindo SONET, ethernet síncrona, OTU2/3/4

Correção de erro de encaminhamento (G.710)

Transceptores sem fio de alto desempenho

ATE e instrumentação de alto desempenho

Infraestruturas de banda larga

Placas de linha Ethernet, switches e roteadores

SATA e PCI-express

DESCRIÇÃO

O AD9531 fornece uma função de gerador de clock multi-saída e três núcleos de loop de fase (PLL) no chip com frequências e formatos de saída programáveis por SPI.

O PLL1 fornece duas entradas de referência e 10 saídas e inclui quatro configurações de loop selecionáveis pelo usuário. O PLL possui um filtro de loop totalmente integrado, exigindo apenas um único capacitor externo (ou uma rede RC em série). O PLL1 fornece uma ampla gama de frequências de saída de até 400 MHz e é capaz de operar com um oscilador de cristal controlado por tensão (VCXO) externo e filtro de loop, em vez do oscilador controlado por tensão (VCO) e filtro de loop integrados.

O PLL2 é um PLL integer-N que fornece uma única entrada de referência e 12 saídas. O PLL2 sintetiza frequências de saída de até 400 MHz da fonte REF2_x e sincroniza os clocks de saída com a referência de entrada.

O PLL3 fornece uma única entrada de referência e duas saídas. O PLL3 sintetiza frequências de saída de até 400 MHz da fonte REF3_x e sincroniza os clocks de saída com a referência de entrada. O AD9531 está disponível em um LFCSP de 88 pinos e é especificado na faixa de temperatura operacional de -40°C a +85°C.

Ao longo desta folha de dados, os pinos multifuncionais, como LOR/M4, são referidos pelo nome completo do pino ou por uma única função do pino (por exemplo, LOR, quando apenas essa função é relevante). Em outros casos, o texto e as figuras desta folha de dados contêm referências a um canal em vez de um pino. Por exemplo, REF_A refere-se ao canal REF_A em vez dos pinos REF_AP e REF_AN. Da mesma forma, OUT3_1 refere-se ao Canal 1 do PLL3 em vez dos pinos OUT3_1P e OUT3_1N. Além disso, uma notação abreviada para um par de pinos substitui uma referência explícita a cada pino (por exemplo, REF_Ax significa os pinos REF_AN e REF_AP.).

INFORMAÇÕES

Desenho

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